Here is a list of all macros with links to the files they belong to:

- p -

• P0V8_VCORE_ADDR : regulator.h
• P0V8_VCOREM_ADDR : regulator.h
• PACKET_TAG : dma_tt_bh_noc.c
• PCIE_BAR0_SIZE_DEFAULT_MB : pcie.c
• PCIE_BAR2_SIZE_DEFAULT_MB : pcie.c
• PCIE_BAR4_SIZE_DEFAULT_MB : pcie.c
• PCIE_DBI_REG_TLB : pcie.h
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_DAR_HIGH_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_DAR_HIGH_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_DAR_LOW_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_DAR_LOW_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_DOORBELL_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_DOORBELL_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_EN_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_EN_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_INT_SETUP_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_INT_SETUP_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_MSI_ABORT_HIGH_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_MSI_ABORT_HIGH_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_MSI_ABORT_LOW_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_MSI_ABORT_LOW_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_MSI_MSGD_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_MSI_MSGD_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_MSI_STOP_HIGH_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_MSI_STOP_HIGH_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_MSI_STOP_LOW_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_MSI_STOP_LOW_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_SAR_HIGH_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_SAR_HIGH_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_SAR_LOW_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_SAR_LOW_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_STATUS_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_STATUS_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_XFERSIZE_OFF_RDCH_0_REG_ADDR : pcie_dma.c
• PCIE_DBI_USP_A_BH_PCIE_DWC_PCIE_USP_PF0_HDMA_CAP_HDMA_XFERSIZE_OFF_WRCH_0_REG_ADDR : pcie_dma.c
• PCIE_INIT_CPL_TIME_REG_ADDR : status_reg.h
• pcie_init_PRIO : sys_init_defines.h
• PCIE_INST0_LOGICAL_X : pcie.h
• PCIE_INST1_LOGICAL_X : pcie.h
• PCIE_LOGICAL_Y : pcie.h
• PCIE_NOC_TLB_DATA_REG_OFFSET : pcie.c
• PCIE_NOC_TLB_DATA_REG_OFFSET2 : pcie.c
• PCIE_PHY_SERDES0_BASE : serdes_ss_regs.h
• PCIE_PHY_SERDES1_BASE : serdes_ss_regs.h
• PCIE_PHY_SERDES2_BASE : serdes_ss_regs.h
• PCIE_PHY_SERDES_SRAM00_REG_ADDR : serdes_ss_regs.h
• PCIE_PHY_SERDES_SRAM01_REG_ADDR : serdes_ss_regs.h
• PCIE_PHY_SERDES_SRAM02_REG_ADDR : serdes_ss_regs.h
• PCIE_PHY_SERDES_SRAM_START_REG_ADDR : serdes_ss_regs.h
• PCIE_SERDES0_ALPHACORE_TLB : pcie.c
• PCIE_SERDES0_CTRL_TLB : pcie.c
• PCIE_SERDES1_ALPHACORE_TLB : pcie.c
• PCIE_SERDES1_CTRL_TLB : pcie.c
• PCIE_SERDES_SOC_REG_OFFSET : pcie.c
• PCIE_SII_A_APP_PCIE_CTL_REG_OFFSET : pcie.c
• PCIE_SII_A_LTSSM_STATE_REG_OFFSET : pcie.c
• PCIE_SII_A_NOC_TLB_DATA_0__REG_OFFSET : pcie.c
• PCIE_SII_A_NOC_TLB_DATA_62__REG_OFFSET : pcie.c
• PCIE_SII_A_REG_MAP_BASE_ADDR : pcie.c
• PCIE_SII_APP_PCIE_CTL_REG_DEFAULT : pcie.c
• PCIE_SII_LTSSM_STATE_REG_DEFAULT : pcie.c
• PCIE_SII_NOC_TLB_DATA_REG_DEFAULT : pcie.c
• PCIE_SII_REG_TLB : pcie.c
• PCIE_TLB_CONFIG_ADDR : pcie.c
• PCIE_TLB_CONFIG_TLB : pcie.c
• PCS_OFFSET : serdes_eth.h
• PERST_TO_DMFW_INIT_DONE_REG_ADDR : status_reg.h
• PINCTRL_TT_BH_AF0 : tt_blackhole_smc-pinctrl.h
• PINCTRL_TT_BH_AF1 : tt_blackhole_smc-pinctrl.h
• PINCTRL_TT_BH_DRVS : tt_blackhole_smc-pinctrl.h
• PINCTRL_TT_BH_DRVS_BITS : tt_blackhole_smc-pinctrl.h
• PINCTRL_TT_BH_DRVS_DFLT : tt_blackhole_smc-pinctrl.h
• PINCTRL_TT_BH_DRVS_MAX : tt_blackhole_smc-pinctrl.h
• PINCTRL_TT_BH_DRVS_SHIFT : tt_blackhole_smc-pinctrl.h
• PINCTRL_TT_BH_PDEN : tt_blackhole_smc-pinctrl.h
• PINCTRL_TT_BH_PUEN : tt_blackhole_smc-pinctrl.h
• PINCTRL_TT_BH_RXEN : tt_blackhole_smc-pinctrl.h
• PINCTRL_TT_BH_STEN : tt_blackhole_smc-pinctrl.h
• PINCTRL_TT_BH_TRIEN : tt_blackhole_smc-pinctrl.h
• PING_DMFW_DURATION_REG_ADDR : status_reg.h
• PLL_0_CNTL_CLK_COUNTER_EN_REG_ADDR : pll.c
• PLL_0_CNTL_PLL_CNTL_0_REG_ADDR : pll.c
• PLL_0_CNTL_PLL_CNTL_1_REG_ADDR : pll.c
• PLL_0_CNTL_PLL_CNTL_2_REG_ADDR : pll.c
• PLL_0_CNTL_PLL_CNTL_3_REG_ADDR : pll.c
• PLL_0_CNTL_PLL_CNTL_4_REG_ADDR : pll.c
• PLL_0_CNTL_PLL_CNTL_5_REG_ADDR : pll.c
• PLL_0_CNTL_PLL_CNTL_6_REG_ADDR : pll.c
• PLL_0_CNTL_USE_POSTDIV_REG_ADDR : pll.c
• PLL_CNTL_0_OFFSET : clock_control_tt_bh.c
• PLL_CNTL_1_OFFSET : clock_control_tt_bh.c
• PLL_CNTL_2_OFFSET : clock_control_tt_bh.c
• PLL_CNTL_3_OFFSET : clock_control_tt_bh.c
• PLL_CNTL_4_OFFSET : clock_control_tt_bh.c
• PLL_CNTL_5_OFFSET : clock_control_tt_bh.c
• PLL_CNTL_6_OFFSET : clock_control_tt_bh.c
• PLL_CNTL_PLL_CNTL_0_REG_DEFAULT : pll.c
• PLL_CNTL_PLL_CNTL_1_REG_DEFAULT : pll.c
• PLL_CNTL_PLL_CNTL_2_REG_DEFAULT : pll.c
• PLL_CNTL_PLL_CNTL_3_REG_DEFAULT : pll.c
• PLL_CNTL_PLL_CNTL_4_REG_DEFAULT : pll.c
• PLL_CNTL_PLL_CNTL_5_REG_DEFAULT : pll.c
• PLL_CNTL_REG_OFFSET : pll.c
• PLL_CNTL_USE_POSTDIV_REG_DEFAULT : pll.c
• PLL_CNTL_WRAPPER_CLOCK_WAVE_CNTL_REG_ADDR : clock_wave.c
• PLL_CNTL_WRAPPER_CLOCK_WAVE_CNTL_REG_DEFAULT : clock_wave.c
• PLL_CNTL_WRAPPER_PLL_LOCK_REG_ADDR : pll.c, clock_control_tt_bh.c
• PLL_CNTL_WRAPPER_PLL_LOCK_REG_DEFAULT : pll.c
• PLL_CNTL_WRAPPER_REFCLK_PERIOD_REG_ADDR : pll.c, clock_control_tt_bh.c
• PLL_DEVICE_INIT : reset.c
• PLL_LOCK_TIMEOUT_MS : clock_control_tt_bh.c
• PLL_REFCLK_SEL_OFFSET : clock_control_tt_bh.c
• PLL_USE_FINE_DIVIDER_1_OFFSET : clock_control_tt_bh.c
• PLL_USE_FINE_DIVIDER_2_OFFSET : clock_control_tt_bh.c
• PLL_USE_POSTDIV_OFFSET : clock_control_tt_bh.c
• PLLInit_PRIO : sys_init_defines.h
• PMBUS_CMD_BYTE_SIZE : regulator.c
• PMBUS_FLIP_BYTES : regulator.c
• PMBUS_MST_ID : regulator.c
• PMM_BLOCK_PMM_CTRL_REG_ADDR : pmm.c
• PMM_BLOCK_PMM_CTRL_REG_DEFAULT : pmm.c
• PMM_BLOCK_PMM_MESSAGE_REG_ADDR : pmm.c
• PMM_BLOCK_PMM_MESSAGE_REG_DEFAULT : pmm.c
• POST_CODE_ARC_INIT_STEP0 : post_code.h
• POST_CODE_ARC_INIT_STEP1 : post_code.h
• POST_CODE_ARC_INIT_STEP2 : post_code.h
• POST_CODE_ARC_INIT_STEP3 : post_code.h
• POST_CODE_ARC_INIT_STEP4 : post_code.h
• POST_CODE_ARC_INIT_STEP5 : post_code.h
• POST_CODE_ARC_INIT_STEP6 : post_code.h
• POST_CODE_ARC_INIT_STEP7 : post_code.h
• POST_CODE_ARC_INIT_STEP8 : post_code.h
• POST_CODE_ARC_INIT_STEP9 : post_code.h
• POST_CODE_ARC_INIT_STEPA : post_code.h
• POST_CODE_ARC_INIT_STEPB : post_code.h
• POST_CODE_ARC_INIT_STEPC : post_code.h
• POST_CODE_ARC_INIT_STEPD : post_code.h
• POST_CODE_ARC_INIT_STEPE : post_code.h
• POST_CODE_ARC_INIT_STEPF : post_code.h
• POST_CODE_ARC_MSG_HANDLE_DONE : post_code.h
• POST_CODE_ARC_MSG_HANDLE_START : post_code.h
• POST_CODE_ARG_MSG_QUEUE : post_code.h
• POST_CODE_ARG_MSG_QUEUE_START : post_code.h
• POST_CODE_PREFIX : post_code.h
• POST_CODE_REG_ADDR : msgqueue.c
• POST_CODE_SRC_CMFW : post_code.h
• POST_CODE_TELEMETRY_END : post_code.h
• POST_CODE_TELEMETRY_START : post_code.h
• POST_CODE_ZEPHYR_INIT_DONE : post_code.h
• POSTDIV_CONFIG_ALWAYS_POSTDIV : clock_control_tt_grendel.c
• POSTDIV_CONFIG_BYPASS_THEN_SWITCH : clock_control_tt_grendel.c
• POSTDIV_CONFIG_FORCE_BYPASS : clock_control_tt_grendel.c
• POSTDIV_CONFIG_FORCE_GATE : clock_control_tt_grendel.c
• POSTDIV_MAX : clock_control_tt_grendel.c
• POSTDIV_MIN : clock_control_tt_grendel.c
• PRE_TRANSLATION_SIZE : noc_init.c
• PVT_CNTL_CLK_SYNTH_REG_DEFAULT : pvt_tt_bh.c
• PVT_CNTL_IRQ_EN_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_IRQ_EN_REG_DEFAULT : pvt_tt_bh.c
• PVT_CNTL_PD_00_IRQ_ENABLE_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_PD_00_SDIF_DATA_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_PD_00_SDIF_DONE_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_PD_CMN_CLK_SYNTH_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_PD_CMN_SDIF_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_PD_CMN_SDIF_STATUS_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_SDIF_REG_DEFAULT : pvt_tt_bh.c
• PVT_CNTL_SDIF_STATUS_REG_DEFAULT : pvt_tt_bh.c
• PVT_CNTL_TS_00_ALARMA_CFG_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_TS_00_ALARMB_CFG_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_TS_00_IRQ_ENABLE_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_TS_00_SDIF_DATA_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_TS_00_SDIF_DONE_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_TS_CMN_CLK_SYNTH_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_TS_CMN_SDIF_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_TS_CMN_SDIF_STATUS_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_TS_PD_IRQ_ENABLE_REG_DEFAULT : pvt_tt_bh.c
• PVT_CNTL_VM_00_IRQ_ENABLE_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_VM_00_SDIF_RDATA_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_VM_ALARMA_CFG_REG_DEFAULT : pvt_tt_bh.c
• PVT_CNTL_VM_ALARMB_CFG_REG_DEFAULT : pvt_tt_bh.c
• PVT_CNTL_VM_CMN_CLK_SYNTH_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_VM_CMN_SDIF_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_VM_CMN_SDIF_STATUS_REG_ADDR : pvt_tt_bh.c, pvt_tt_bh_rtio.c
• PVT_CNTL_VM_IRQ_ENABLE_REG_DEFAULT : pvt_tt_bh.c
• PVT_ID_NUM : pvt_tt_bh.c
• PVT_TM_SCRATCH : pvt_tt_bh.c
• PVTInit_PRIO : sys_init_defines.h